IBM erreicht Meilenstein: Chips mit 0,7 Nanometer-Technologie

IBM hat einen entscheidenden Durchbruch in der Halbleiterfertigung erzielt: Das Unternehmen stellte erstmals einen Testchip mit einer Sub-1-Nanometer-Technologie her. Die neue 0,7-Nanometer-Architektur (7 Angström) nutzt so genannte Nanostack-Transistoren und übertrifft damit die Leistung und Effizienz der aktuellen 2-Nanometer-Technologie von IBM deutlich.

Revolutionäre Transistorarchitektur: Warum die 0,7-Nanometer-Technologie anders ist

Die klassische Halbleiterfertigung platziert n- und p-dotierte Transistoren (NFETs und PFETs) nebeneinander in einer einzigen Schicht. IBM geht einen radikalen Schritt weiter: Die neuen Nanostack-Transistoren stapeln diese beiden Transistortypen vertikal übereinander, statt sie horizontal anzuordnen. Diese 3D-Integration reduziert die laterale Fläche eines CMOS-Paars drastisch und ermöglicht eine Verdopplung der Transistordichte im Vergleich zum 2-Nanometer-Knoten – ohne auf herkömmliche Verkleinerungsschritte angewiesen zu sein.

Die Technologie basiert auf der folgenden Methode:

• Zwei Wafer statt einem: NFETs und PFETs werden separat auf unterschiedlichen Wafern hergestellt.
• Ultra-dünne dielektrische Bindung: Die Wafer werden mit einer extrem dünnen Isolierschicht miteinander verbunden.
• Unabhängige Optimierung: Jeder Transistortyp kann nun mit spezifischen Materialien, Dotierungsverfahren und geometrischen Anpassungen produziert werden – eine bisher unmögliche Flexibilität.

Diese Architektur erinnert zwar an CFETs (Complementary FETs), unterscheidet sich jedoch grundlegend in der Herstellung. Während CFETs monolithisch in einem Wafer integriert werden, nutzt IBM eine zweistufige Wafer-Bindung, die eine präzisere Anpassung ermöglicht.

Leistungs- und Effizienzsprung: Zahlen und Fakten zur 0,7-Nanometer-Technologie

Laut IBM bietet die neue 0,7-Nanometer-Technologie folgende Vorteile gegenüber dem 2-Nanometer-Knoten aus dem Jahr 2021:

• Bis zu 50 % höhere Leistung bei gleicher Chipfläche.
• 70 % bessere Energieeffizienz – ein entscheidender Faktor für Rechenzentren und mobile Geräte.
• 40 % höhere SRAM-Dichte, was die Speicherkapazität pro Fläche deutlich erhöht.
• Deutlich höhere Dichtegewinne bei Logik-Transistoren, die in der Halbleiterindustrie seit Jahren schwer zu erreichen sind.

Diese Fortschritte wurden durch Innovationen in Materialwissenschaft, Fertigungsverfahren und Transistordesign ermöglicht. Besonders hervorzuheben ist die Vermeidung von High-NA-EUV-Lithographie, die aktuell noch nicht flächendeckend verfügbar ist. IBM setzt stattdessen auf Low-NA-EUV-Systeme, die bereits in der Albany-Forschungseinrichtung erprobt werden. Dies vereinfacht die Massenproduktion und reduziert die anfänglichen Kosten.

Herausforderungen: Warum die Technologie noch nicht massentauglich ist

Trotz der vielversprechenden Vorteile gibt es erhebliche Hürden, die IBM überwinden muss:

• Präzisionsanforderungen: Die beiden Wafer müssen mit atomarer Genauigkeit übereinander ausgerichtet werden. Schon kleinste Abweichungen führen zu Defekten.
• Bindungsausbeute: Fehler an der Grenzfläche zwischen den Wafern können den gesamten Chip unbrauchbar machen.
• Komplexere Stromversorgung und Kühlung: Da eine Transistorschicht nun weiter von der Wärmesenke entfernt ist, wird die Wärmeableitung erschwert.
• Kostenexplosion: Die Herstellung erfordert zwei hochwertige Wafer, zusätzliche Bonding-Schritte und komplexere Prozesse – was die Stückkosten deutlich erhöht.

IBM selbst gibt keine konkreten Aussagen zu den Herstellungskosten oder der Skalierbarkeit der Technologie. Der bisherige Testchip ist zudem nur fingernagelgroß, was die Komplexität der Massenfertigung unterstreicht. Experten vermuten, dass die Technologie vorerst nur für Hochleistungsrechenzentren und KI-Beschleuniger wirtschaftlich sinnvoll ist – etwa für Chips mit annähernder Retikelgröße.

Zukunftsaussichten: Wann kommt die 0,7-Nanometer-Technologie in die Produktion?

IBM betont, dass es sich bei der 0,7-Nanometer-Technologie um Forschungs-IP handelt – kein direkt einsatzbereites Fertigungsverfahren für Hochvolumenproduktionen. Dennoch könnte die Technologie den Weg für zukünftige Halbleitergenerationen ebnen.

In den nächsten fünf Jahren arbeitet IBM an der Weiterentwicklung der Technologie, darunter:

• Integration von High-NA-EUV-Lithographie, sobald die entsprechenden Maschinen verfügbar sind.
• Optimierung der Wafer-Bindung, um Ausbeute und Zuverlässigkeit zu steigern.
• Skalierung für verschiedene Anwendungsbereiche, von Smartphone-Prozessoren bis zu Supercomputern.

Sollte IBM die Herausforderungen meistern, könnte die 0,7-Nanometer-Technologie die nächste Ära der Chipfertigung einläuten – mit deutlich effizienteren, leistungsstärkeren und platzsparenderen Halbleitern. Bis dahin bleibt es jedoch eine Frage der Zeit und der industriellen Umsetzung.